// Generated by ac_shell v4.0-s008 on Mon Aug 22 14:40:04 CST 2005.

// Restrictions concerning the use of Ambit BuildGates are covered in the
// license agreement.  Distribution to third party EDA vendors is
// strictly prohibited.

module reg_16bit(out, in, load, clear, clk);

	output [15:0] out;
	input [15:0] in;
	input load;
	input clear;
	input clk;

	wire [15:0] out_2;



	nand2_1 i_47(.ip1(in[14]), .ip2(n_37), .op(n_33));
	nand2_2 i_46(.ip1(n_36), .ip2(out[14]), .op(n_32));
	nand2_1 i_45(.ip1(in[13]), .ip2(n_37), .op(n_31));
	nand2_2 i_44(.ip1(n_36), .ip2(out[13]), .op(n_30));
	nand2_1 i_43(.ip1(in[12]), .ip2(n_37), .op(n_29));
	nand2_2 i_42(.ip1(n_36), .ip2(out[12]), .op(n_28));
	nand2_1 i_41(.ip1(in[11]), .ip2(n_37), .op(n_27));
	nand2_2 i_40(.ip1(n_36), .ip2(out[11]), .op(n_26));
	nand2_1 i_39(.ip1(in[10]), .ip2(n_37), .op(n_25));
	nand2_2 i_38(.ip1(n_36), .ip2(out[10]), .op(n_24));
	nand2_1 i_37(.ip1(in[9]), .ip2(n_37), .op(n_23));
	nand2_2 i_36(.ip1(n_36), .ip2(out[9]), .op(n_22));
	nand2_1 i_35(.ip1(in[8]), .ip2(n_37), .op(n_21));
	nand2_2 i_34(.ip1(n_36), .ip2(out[8]), .op(n_20));
	nand2_1 i_33(.ip1(in[7]), .ip2(n_37), .op(n_19));
	nand2_2 i_32(.ip1(n_36), .ip2(out[7]), .op(n_18));
	nand2_1 i_31(.ip1(in[6]), .ip2(n_37), .op(n_17));
	nand2_2 i_30(.ip1(n_36), .ip2(out[6]), .op(n_16));
	nand2_1 i_29(.ip1(in[5]), .ip2(n_37), .op(n_15));
	nand2_2 i_28(.ip1(n_36), .ip2(out[5]), .op(n_14));
	nand2_1 i_27(.ip1(in[4]), .ip2(n_37), .op(n_13));
	nand2_2 i_26(.ip1(n_36), .ip2(out[4]), .op(n_12));
	nand2_1 i_25(.ip1(in[3]), .ip2(n_37), .op(n_11));
	nand2_2 i_24(.ip1(n_36), .ip2(out[3]), .op(n_10));
	nand2_1 i_23(.ip1(in[2]), .ip2(n_37), .op(n_9));
	nand2_2 i_22(.ip1(n_36), .ip2(out[2]), .op(n_8));
	nand2_1 i_21(.ip1(in[1]), .ip2(n_37), .op(n_7));
	nand2_2 i_20(.ip1(n_36), .ip2(out[1]), .op(n_6));
	nand2_1 i_19(.ip1(in[0]), .ip2(n_37), .op(n_5));
	nand2_2 i_18(.ip1(n_36), .ip2(out[0]), .op(n_4));
	nand2_2 i_48(.ip1(n_36), .ip2(out[15]), .op(n_34));
	nand2_1 i_49(.ip1(in[15]), .ip2(n_37), .op(n_35));
	nor2_1 i_17(.ip1(clear), .ip2(load), .op(n_36));
	nor2_1 i_16(.ip1(clear), .ip2(n_134), .op(n_37));
	dp_2 out_reg_0(.ck(clk), .ip(out_2[0]), .q(out[0]));
	nand2_2 i_0(.ip1(n_34), .ip2(n_35), .op(out_2[15]));
	dp_2 out_reg_1(.ck(clk), .ip(out_2[1]), .q(out[1]));
	nand2_2 i_1(.ip1(n_32), .ip2(n_33), .op(out_2[14]));
	dp_2 out_reg_2(.ck(clk), .ip(out_2[2]), .q(out[2]));
	nand2_2 i_2(.ip1(n_30), .ip2(n_31), .op(out_2[13]));
	dp_2 out_reg_3(.ck(clk), .ip(out_2[3]), .q(out[3]));
	nand2_2 i_3(.ip1(n_28), .ip2(n_29), .op(out_2[12]));
	dp_2 out_reg_4(.ck(clk), .ip(out_2[4]), .q(out[4]));
	nand2_2 i_4(.ip1(n_26), .ip2(n_27), .op(out_2[11]));
	dp_2 out_reg_5(.ck(clk), .ip(out_2[5]), .q(out[5]));
	nand2_2 i_5(.ip1(n_24), .ip2(n_25), .op(out_2[10]));
	dp_2 out_reg_6(.ck(clk), .ip(out_2[6]), .q(out[6]));
	nand2_2 i_6(.ip1(n_22), .ip2(n_23), .op(out_2[9]));
	dp_2 out_reg_7(.ck(clk), .ip(out_2[7]), .q(out[7]));
	nand2_2 i_7(.ip1(n_20), .ip2(n_21), .op(out_2[8]));
	dp_2 out_reg_8(.ck(clk), .ip(out_2[8]), .q(out[8]));
	nand2_2 i_8(.ip1(n_18), .ip2(n_19), .op(out_2[7]));
	dp_2 out_reg_9(.ck(clk), .ip(out_2[9]), .q(out[9]));
	nand2_2 i_9(.ip1(n_16), .ip2(n_17), .op(out_2[6]));
	dp_2 out_reg_10(.ck(clk), .ip(out_2[10]), .q(out[10]));
	nand2_2 i_10(.ip1(n_14), .ip2(n_15), .op(out_2[5]));
	dp_2 out_reg_11(.ck(clk), .ip(out_2[11]), .q(out[11]));
	nand2_2 i_11(.ip1(n_12), .ip2(n_13), .op(out_2[4]));
	dp_2 out_reg_12(.ck(clk), .ip(out_2[12]), .q(out[12]));
	nand2_2 i_12(.ip1(n_10), .ip2(n_11), .op(out_2[3]));
	dp_2 out_reg_13(.ck(clk), .ip(out_2[13]), .q(out[13]));
	nand2_2 i_13(.ip1(n_8), .ip2(n_9), .op(out_2[2]));
	dp_2 out_reg_14(.ck(clk), .ip(out_2[14]), .q(out[14]));
	nand2_2 i_14(.ip1(n_6), .ip2(n_7), .op(out_2[1]));
	dp_2 out_reg_15(.ck(clk), .ip(out_2[15]), .q(out[15]));
	nand2_2 i_15(.ip1(n_4), .ip2(n_5), .op(out_2[0]));
	inv_1 i_233(.ip(load), .op(n_134));
endmodule